职责描述：
1.负责设计符合SPEC要求的ASIC，通常情况下，该ASIC是处理器内核中或者SoC中的Module；
2.负责基于已有IP进行定制化WRAP设计，或者对已有自研IP进行功能修改；
3.配合验证人员的工作；

任职要求：
1.计算机、微电子、电子工程等相关专业，硕士及以上学历； 
2.掌握Verilog/SystemVerilog硬件描述语言； 
3.熟悉综合、时序分析等基本知识； 
4.熟悉计算机体系结构者优先；
5.有CPU/GPU/DSP/MCU或类似处理器的设计开发经验，有流片经验尤佳； 
6.有较强的自学能力，较强的动手能力，良好的团队协作精神。