18万 - 36万 上海 | 应届生/在校生 | 本科及以上 | 全职
职位福利:年终奖金,五险一金,老板nice,技术领先
发布时间:2021-08-18 发布者：恒玄科技HR 投递简历
岗位职责:
岗位职责：
1.设计验证数字接口模块
2.设计验证DSP模块
3.IP集成，SOC设计
4.设计验证时钟系统和控制系统
职位要求：
1.熟练使用Verilog/VHDL做逻辑设计
2.熟悉DSP或者高速数字接口者优先考虑
3.熟悉多时钟域和多电源域设计者优先考虑
4.能描述模块SDC约束，熟悉数字前端流程者优先考虑
5.有学习能力，能自我驱动，能良好沟通合作
