18万 - 36万 上海 | 工作经验不限 | 本科及以上 | 全职
职位福利:开放的技术创新氛围和优厚的薪酬股票激励,年终奖金,五险一金,股票期权,技术领先,成长空间大
发布时间:2021-08-18 发布者：恒玄科技HR 投递简历
岗位职责:
职位介绍：
1. 设计验证数字接口模块，DSP模块，IP集成，SOC设计
2.设计验证时钟系统和控制系统
任职要求：
1. 熟练使用Verilog/VHDL做逻辑设计，有模块级原生设计能力
2. 熟悉DSP或者高速数字接口
3. 熟悉多时钟域和多电源域设计
4. 能描述模块SDC约束，熟悉数字前端流程，清晰理解概念
5. 有学习能力，能自我驱动，能良好沟通合作
加分项：
1. 懂通信原理和信号处理，能做Matlab/C 仿真
2. 懂CPU和总线系统
3. 熟练使用SystemVerilog和UVM
