Responsibility:
Ø  参与IP和SOC的架构定义，制定功能规范
Ø  模块级RTL设计、仿真验证及综合
Ø  SOC的集成和仿真
Ø  参与FPGA验证
Qualification:
Ø  本科从事IC设计3年以上，硕士从事IC设计1年以上，我们将根据求职者经验和能力提供高级或初级职位
Ø  熟悉Verilog/VHDL语言，熟练使用Synopsys或Cadence仿真工具
Ø  从事过复杂IP设计或者有SOC集成经验
Ø  熟悉SystemVerilog及VMM/OVM/UVM验证方法者优先
Ø  熟悉综合、时序分析、形式验证等流程者优先
Ø  有深亚微米流片经验