工作职责：
1.      负责制定数字电路模块级和系统级设计方案;
2.      负责系统整合和相关模块的设计；
3.      负责搭建仿真环境并进行仿真；
4.      负责模块级以及系统级综合，时序分析和检查；
5.      负责综合后网表以及约束文件的一致性检查和交付；
6.      负责对PR进程中的netlist+spef进行相关的timing check和report的生成和管理；
7.      负责FPGA测试，负责芯片bring up。
 
任职要求：
1.      本科五年以上或硕士三年以上相关工作经验，微电子、电子信息、集成电路等相关专业；
2.      熟练掌握Verilog/SystemVerilog；
3.      熟悉SOC系统结构和AMBA总线协议；
4.      对RTL设计和netlist实现有深刻的理解和实现能力；
5.      熟练使用相关的CAD工具，包括但不限于：PrimeTime、LEC verplex、Formality、DC、Tempus等；
6.      熟练使用至少一种常用脚本语言包括但不限于Perl、Tcl、bash、Makefile等；
7.      有过芯片流片经验并全程参与前端到后端的工作的优先；
8.      有成功流片经验者优先，强烈的责任心和学习能力。