2万 - 4万 成都 | 1-3年 | 本科及以上 | 全职
职位福利:七险一金、生日礼物、节假日礼物、超长春节假、年度体检、午餐补助、加班餐、下午茶、工会活动
发布时间:2021-08-03 发布者：zhaopin@zhenxinkj.cn 投递简历
岗位职责:
主要岗位职责：
1.负责数字电路模块RTL设计及验证、模块时序分析及优化设计；
2.协助研究模拟电路本领域相关关键技术；
3.协助编制项目相关技术文档。
主要任职资格要求：
1.熟练使用verilog/VHDL/systemverilog进行RTL模块设计；
2.有FPGA设计、数字IC设计经历；
3.了解一项或多项有关图像信号处理、视频信号处理、通信协议、接口协议者优先。
