岗位职责：
1.SoC级别的设计实现；
2.基于Synopsys DC/DCT/DCG流程的超低功耗综合；
3.基于LEC或formality工具的RTL到门级、门级到版图后网表的形式化检查；
4.与后端人员一起基于Primetime-SI完成各种工艺角和模式下的时序收敛；
5.基于Perl、TCL或其他Shell脚本建立或优化EDA设计方法学流程；
6.帮助用SystemVerilog以及各种验证方法学（覆盖率模型，带约束的随机向量生成等）进行模块以及全芯片的验证；
7.帮助DFT相关工作。
任职要求：
1.EE硕士及以上学历；
2.深刻理解实现超低功耗高速复杂SoC的DC/DCT/DCG综合流程；
3.具备LEC或formality等形式化检查相关工具的使用经验；
4.具备在PR阶段ICC中时钟树综合的概念；
5.精通静态时序分析，掌握从单元级到顶层的时序收敛；
6.精通Perl/Tcl/Shell脚本；
7.良好的沟通能力和团队合作精神；
8.了解UVM相关知识者优先；
9.具备DFT相关经验者优先；
10.具备电机控制或以太网相关经验者优先。