您将从事：
1) 负责编写流程脚本、时钟文件，进行布局布线流程。
2) 负责提取后仿参数，配合sta分析，并进行时序路径的分析、优化和eco。
3) 负责Merge gds，进行版图和各项验证，达到流片要求。
4) 负责半定制版图设计环境的维护。
您需具备：
1) 微电子、电子工程、计算机工程、通信等相关专业本科及以上学历;
2) 从事过自动布局布线设计工作，熟悉40nm或以下工艺流程;
3) 熟练使用linux操作系统，有verilog和Tcl语言基础;
4) 熟练使用Cadence和synopsys公司的自动布局布线工具;
5) 会进行功耗、IR drop、EM分析和优化，具有数字电路时序分析能力;
6) 了解工艺基本流程，熟悉和理解代工厂提供的工艺包，明确IP的使用要求;
7) 与设计工程师充分沟通，确保完全理解设计对版图的要求;
8) 有良好的沟通能力和团队合作精神，做事认真踏实。

备注：
此岗位在成都分公司设有招聘，意向工作地为成都者亦可投递。
地址：四川成都市高新区城区世纪城路1129号天府软件园A区2栋1楼