职能描述：
1. 根据功能需求设计IP架构，设计信号时序，状态机和流水线；
2. 根据需求设计RTL/Verilog程序，并下载波形，完成时序检查Debug；
3. 根据需求设计验证程序，安排测试案例；
4. 写设计文档。

岗位要求：
1. 了解数字设计的流程，会使用Verilog或者VHDL；
2. 会使用数字设计的工具，例如FPGA设计工具、vcs、verdi、ncsim等；
3. 会写test bench；
4. 了解图像基本知识；
5. 211及985院校，本科及以上学历。